兩態逻辑 在二进制逻辑中，二进制数 1 和 0通常以逻辑高 和逻辑低 电平表示。使用這種邏輯的數碼電路可以借助布尔代数 來進行設計或分析。
有效電平 數位電路 可以選擇使用高或低电平来表示任一逻辑状态。这两个选项是高电平有效 和低电平有效 。在同一數位電路 裏，高电平有效和低电平有效状态可以在不同功能上使用：例如，只读存储器 集成电路可能具有低电平有效的片选信号，但数据和地址位通常为高电平有效。通过反转啟用电平的选择来简化逻辑设计亦屬慣例（参见德摩根定律 ）。
二进制信号表示 逻辑电平 高电平有效信号 低电平有效信号 逻辑高 1 0 逻辑低 0 1
在進行邏輯設計時，人們會在低电平有效信号的名称加上上劃線，以将其与高电平有效信号区分开来。例如，名称Q ，读作“Q bar”或“Q not”，表示低电平有效信号。常用的约定有：
上劃線 ( Q ) 前斜杠 (/Q) 小写的 n 前缀或后缀（nQ 或 Q_n） #后缀 (Q#)，或 “_B”或“_L”后缀（Q_B 或 Q_L）。 [1] 數位電路 中的许多控制信号都是低电平有效信号[2] 電晶體－電晶體邏輯 （TTL）之类的逻辑系列更有能力把訊號拉到低電位，以至扇出 和抗噪能力 得以提升。如果逻辑门是带有上拉电阻的集电极开路 ，它还允许线接或逻辑。I²C 总线和控制器局域网 (CAN)，以及PCI 本地总线 就應用了這個特性。
一些信号在两种电平下有不同含義。例如，標注为 R/ W 的读/写线表示信号在高电平的情况下为读取，在低电平的情况下为写入。
逻辑电平电压 这两种逻辑电平通常由两种不同的电压 表示，但在某些逻辑信号中也會使用两种不同的电流 。每个逻辑系列都指定了各自的高阈值和低阈值。当电压 或电流 低于低阈值时，信号为“低”。当高于高阈值时，信号为“高”。中间值為未定义。
通常逻辑电平的电压會允许一些誤差；例如，0 到 2 伏可能代表逻辑 0，而 3 到 5 伏可能代表逻辑 1。而 2 到 3 伏的电压是無效的，仅會在逻辑电平转换期间或故障時出现。然而，很少逻辑电路可以检测到这种情况，大多数设备会以未定义或特定方式将信号简单地區分为高或低。一些逻辑器件包含施密特触发器 ，使信号在阈值区域内更易被區分，以應對输入电压的微弱变化。
二进制逻辑电平示例 技术 L 电压 H电压 笔记 CMOS [3] 0 V 至 1/3 V DD 2/3 V DD 至 V DD V DD =电源电压 TTL [3] 0 V 至 0.8 V 2 V 至 V CC V CC = 5 V ±5%（7400 商用系列）或 ±10%（5400 军用系列）
几乎所有数字电路对所有内部信号都使用一致的逻辑电平。但是，邏輯電平在不同系統中或有不同。連接兩個不同的邏輯系列時一般需使用某些特殊技巧，例如使用额外的上拉电阻 或邏輯電平轉換器。邏輯電平轉換器能将一个使用某逻辑电平的数字电路连接到一个使用另一个逻辑电平的数字电路。通常會使用两个电平转换器以連接兩個不同的數字電路，每个数字电路一个：一个电平转换器會将内部逻辑电平转换为标准接口线路电平；另一个电平转换器會将标准接口电平转换为内部电平。
例如， TTL 电平与CMOS 不同。通常，TTL 的输出电压 不会升高到足以被 CMOS 穩定地识别为逻辑 1 的程度，尤其是当它连接到高输入阻抗 CMOS 输入时。 74HCT 系列器件的出現解决了这个问题，该器件使用 CMOS 技术，但采用 TTL 输入逻辑电平。这些器件仅适用于 5 V电源。
逻辑电源电压 电源电压 技术 逻辑系列（例子） 参考 5V、10V、15V 金属CMOS 4000, 74C [4] 5V TTL 7400、74S 、74LS、74ALS、74F、74H [5] 5V BiCMOS 74ABT、74BCT 5V CMOS (TTL I/O) 74HCT 、74AHCT、74ACT [6] 3.3V、5V CMOS 74HC 、74AHC、74AC [5] [6] 5V LVCMOS 74LVC , 74AXP [7] 3.3V LVCMOS 74LVC、74AUP、74AXC、74AXP [7] 2.5V LVCMOS 74LVC、74AUP、74AUC、74AXC、74AXP [7] 1.8V LVCMOS 74LVC、74AUP、74AUC、74AXC、74AXP [7] 1.5V LVCMOS 74AUP、74AUC、74AXC、74AXP [7] 1.2V LVCMOS 74AUP、74AUC、74AXC、74AXP [7]
三態邏輯 在三态逻辑 中，输出信號可处于以下三种可能状态之一：0、1 或 Z，Z表示高阻抗 。这不是逻辑电平，而是一個意味着該裝置没有控制所连接电路的状态。
四態逻辑 四態逻辑添加了第四个状态 X（“不关心”），这意味着信号的值不重要且未定义，或者可以隨意选择输出信号来简化逻辑设计（参见卡諾圖 ）。
九態逻辑
多層單元 在固态存储裝置中，多層單元 使用多个电压存储数据。在一个单元中存储 n 位元 需要设备可靠地区分 2 n 个 不同的电压 电平。
线路编码
参考 ^ Coding Style Guidelines (PDF) . Xilinx . [2017-08-17 ] . （原始内容 (PDF) 于2022-10-07）. ^ Balch, Mark. Complete Digital Design: A Comprehensive Guide To Digital Electronics And Computer System Architecture. McGraw-Hill Professional. 2003: 430. ISBN 978-0-07-140927-8 ^ 3.0 3.1 Logic signal voltage levels. All About Circuits. [2015-03-29 ] . （原始内容于2015-04-23）. ^ (PDF) . Philips Semiconductors. January 1995. （原始内容 (PDF) 存档于March 4, 2016）. Parametric limits are guaranteed for VDD of 5V, 10V, and 15V. ^ 5.0 5.1 AppNote 319 - Comparison of MM74HC to 74LS, 74S and 74ALS Logic (PDF) . Fairchild Semiconductor. June 1983. （原始内容 (PDF) 于October 24, 2021）. ^ 6.0 6.1 AHC/AHCT Designer’s Guide (PDF) . Texas Instruments. September 1998. （原始内容 (PDF) 于April 13, 2018）. Technical Comparison of AHC / HC / AC (CMOS I/O) and AHCT / HCT / ACT (TTL I/O) Logic Families ^ 7.0 7.1 7.2 7.3 7.4 7.5 Little Logic Guide (PDF) . Texas Instruments. 2018. （原始内容 (PDF) 于April 3, 2021）. Logic Voltage Graph (page4)
外部链結 正逻辑（高电平有效）和负逻辑（低电平有效） （页面存档备份，存于互联网档案馆 ） 基于埃因霍温飞利浦半导体系统实验室 Herman Schutte 所做工作的基于 MOSFET 的简单逻辑电平转换或电平转换 （页面存档备份，存于互联网档案馆 ）
逻辑电平, 在數位電路, 是数字信号的状态之一, 尽管存在其他标准, 但通常由信号和地之间的电压差表示, 代表每个电平状态的电压范围取决于所使用的逻辑系列, 例如電晶體, 電晶體邏輯, 和互補式金屬氧化物半導體, cmos, 不同邏輯系列的電路可以使用邏輯電平轉換器連接, 目录, 兩態逻辑, 有效電平, 电压, 三態邏輯, 四態逻辑, 九態逻辑, 多層單元, 线路编码, 参考, 外部链結兩態逻辑, 编辑在二进制逻辑中, 二进制数1, 0通常以逻辑高和逻辑低电平表示, 使用這種邏輯的數碼電路可以借助布尔代数來進行設計. 在數位電路 逻辑电平是数字信号的状态之一 尽管存在其他标准 但逻辑电平通常由信号和地之间的电压差表示 代表每个电平状态的电压范围取决于所使用的逻辑系列 例如電晶體 電晶體邏輯 TTL 和互補式金屬氧化物半導體 CMOS 不同邏輯系列的電路可以使用邏輯電平轉換器連接 目录 1 兩態逻辑 1 1 有效電平 1 2 逻辑电平电压 2 三態邏輯 3 四態逻辑 4 九態逻辑 5 多層單元 6 线路编码 7 参考 8 外部链結兩態逻辑 编辑在二进制逻辑中 二进制数1 和 0通常以逻辑高和逻辑低电平表示 使用這種邏輯的數碼電路可以借助布尔代数來進行設計或分析 有效電平 编辑 數位電路可以選擇使用高或低电平来表示任一逻辑状态 这两个选项是高电平有效和低电平有效 在同一數位電路裏 高电平有效和低电平有效状态可以在不同功能上使用 例如 只读存储器集成电路可能具有低电平有效的片选信号 但数据和地址位通常为高电平有效 通过反转啟用电平的选择来简化逻辑设计亦屬慣例 参见德摩根定律 二进制信号表示 逻辑电平 高电平有效信号 低电平有效信号逻辑高 1 0逻辑低 0 1在進行邏輯設計時 人們會在低电平有效信号的名称加上上劃線 以将其与高电平有效信号区分开来 例如 名称Q 读作 Q bar 或 Q not 表示低电平有效信号 常用的约定有 上劃線 Q 前斜杠 Q 小写的 n 前缀或后缀 nQ 或 Q n 后缀 Q 或 B 或 L 后缀 Q B 或 Q L 1 數位電路中的许多控制信号都是低电平有效信号 2 复位线 片选线等 因為電晶體 電晶體邏輯 TTL 之类的逻辑系列更有能力把訊號拉到低電位 以至扇出和抗噪能力得以提升 如果逻辑门是带有上拉电阻的集电极开路 它还允许线接或逻辑 I C总线和控制器局域网 CAN 以及PCI 本地总线就應用了這個特性 一些信号在两种电平下有不同含義 例如 標注为 R W 的读 写线表示信号在高电平的情况下为读取 在低电平的情况下为写入 逻辑电平电压 编辑 这两种逻辑电平通常由两种不同的电压表示 但在某些逻辑信号中也會使用两种不同的电流 每个逻辑系列都指定了各自的高阈值和低阈值 当电压或电流低于低阈值时 信号为 低 当高于高阈值时 信号为 高 中间值為未定义 通常逻辑电平的电压會允许一些誤差 例如 0 到 2 伏可能代表逻辑 0 而 3 到 5 伏可能代表逻辑 1 而 2 到 3 伏的电压是無效的 仅會在逻辑电平转换期间或故障時出现 然而 很少逻辑电路可以检测到这种情况 大多数设备会以未定义或特定方式将信号简单地區分为高或低 一些逻辑器件包含施密特触发器 使信号在阈值区域内更易被區分 以應對输入电压的微弱变化 二进制逻辑电平示例 技术 L 电压 H电压 笔记CMOS 3 0 V 至 1 3 V DD 2 3 V DD至 V DD V DD 电源电压TTL 3 0 V 至 0 8 V 2 V 至 V CC V CC 5 V 5 7400 商用系列 或 10 5400 军用系列 几乎所有数字电路对所有内部信号都使用一致的逻辑电平 但是 邏輯電平在不同系統中或有不同 連接兩個不同的邏輯系列時一般需使用某些特殊技巧 例如使用额外的上拉电阻或邏輯電平轉換器 邏輯電平轉換器能将一个使用某逻辑电平的数字电路连接到一个使用另一个逻辑电平的数字电路 通常會使用两个电平转换器以連接兩個不同的數字電路 每个数字电路一个 一个电平转换器會将内部逻辑电平转换为标准接口线路电平 另一个电平转换器會将标准接口电平转换为内部电平 例如 TTL 电平与CMOS不同 通常 TTL 的输出电压不会升高到足以被 CMOS 穩定地识别为逻辑 1 的程度 尤其是当它连接到高输入阻抗 CMOS 输入时 74HCT 系列器件的出現解决了这个问题 该器件使用 CMOS 技术 但采用 TTL 输入逻辑电平 这些器件仅适用于 5 V电源 逻辑电源电压 电源电压 技术 逻辑系列 例子 参考5V 10V 15V 金属CMOS 4000 74C 4 5V TTL 7400 74S 74LS 74ALS 74F 74H 5 5V BiCMOS 74ABT 74BCT5V CMOS TTL I O 74HCT 74AHCT 74ACT 6 3 3V 5V CMOS 74HC 74AHC 74AC 5 6 5V LVCMOS 74LVC 74AXP 7 3 3V LVCMOS 74LVC 74AUP 74AXC 74AXP 7 2 5V LVCMOS 74LVC 74AUP 74AUC 74AXC 74AXP 7 1 8V LVCMOS 74LVC 74AUP 74AUC 74AXC 74AXP 7 1 5V LVCMOS 74AUP 74AUC 74AXC 74AXP 7 1 2V LVCMOS 74AUP 74AUC 74AXC 74AXP 7 三態邏輯 编辑在三态逻辑中 输出信號可处于以下三种可能状态之一 0 1 或 Z Z表示高阻抗 这不是逻辑电平 而是一個意味着該裝置没有控制所连接电路的状态 四態逻辑 编辑四態逻辑添加了第四个状态 X 不关心 这意味着信号的值不重要且未定义 或者可以隨意选择输出信号来简化逻辑设计 参见卡諾圖 九態逻辑 编辑IEEE 1164定义了 9 种用于电子设计自动化的逻辑状态 该标准包括强和弱驱动信号 高阻抗以及未知和未初始化状态 多層單元 编辑在固态存储裝置中 多層單元使用多个电压存储数据 在一个单元中存储 n 位元需要设备可靠地区分 2 n 个不同的电压电平 线路编码 编辑傳輸碼可以使用多于两种状态来更有效地進行數據編碼 例子包括以太网使用的MLT 3 编码和脉冲幅度调制 参考 编辑 Coding Style Guidelines PDF Xilinx 2017 08 17 原始内容存档 PDF 于2022 10 07 Balch Mark Complete Digital Design A Comprehensive Guide To Digital Electronics And Computer System Architecture McGraw Hill Professional 2003 430 ISBN 978 0 07 140927 8 3 0 3 1 Logic signal voltage levels All About Circuits 2015 03 29 原始内容存档于2015 04 23 HEF4000B Family Specifications PDF Philips Semiconductors January 1995 原始内容 PDF 存档于March 4 2016 Parametric limits are guaranteed for VDD of 5V 10V and 15V 5 0 5 1 AppNote 319 Comparison of MM74HC to 74LS 74S and 74ALS Logic PDF Fairchild Semiconductor June 1983 原始内容存档 PDF 于October 24 2021 6 0 6 1 AHC AHCT Designer s Guide PDF Texas Instruments September 1998 原始内容存档 PDF 于April 13 2018 Technical Comparison of AHC HC AC CMOS I O and AHCT HCT ACT TTL I O Logic Families 7 0 7 1 7 2 7 3 7 4 7 5 Little Logic Guide PDF Texas Instruments 2018 原始内容存档 PDF 于April 3 2021 Logic Voltage Graph page4 外部链結 编辑正逻辑 高电平有效 和负逻辑 低电平有效 页面存档备份 存于互联网档案馆 基于埃因霍温飞利浦半导体系统实验室 Herman Schutte 所做工作的基于 MOSFET 的简单逻辑电平转换或电平转换 页面存档备份 存于互联网档案馆 取自 https zh wikipedia org w index php title 逻辑电平 amp oldid 77166821, 维基百科，wiki ，书籍，书籍，图书馆，
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